業績情報

• メモリアクセスを考慮したレジスタブリッジ型LSIのマッピング・スケジューリング手法　　　　　　　　　　　　　　　
  明石想太; 伊藤和人
  電子情報通信学会技術研究報告VLD2024-122, 巻：124, 号：400, 開始ページ：108, 終了ページ：113, 2025年03月, ［最終著者, 責任著者］
  日本語, 研究論文（研究会，シンポジウム資料等）
• 二値化NNの畳み込みとプーリング処理のレジスタブリッジ型LSIによる実装　　　　　　　　　　　　　　　
  岩井悠一郎; 伊藤和人
  電子情報通信学会技術研究報告VLD2024-115, 巻：124, 号：400, 開始ページ：72, 終了ページ：77, 2025年03月, ［最終著者, 責任著者］
  日本語, 研究論文（研究会，シンポジウム資料等）
• 二値化NNの畳み込み計算におけるポップカウントの高効率LSI実装　　　　　　　　　　　　　　　
  菊池 怜士; 伊藤和人
  電子情報通信学会技術研究報告VLD2024-114, 巻：124, 号：400, 開始ページ：66, 終了ページ：71, 2025年03月, ［最終著者, 責任著者］
  日本語, 研究論文（研究会，シンポジウム資料等）
• Double Modular Redundancy Design of LSI Controller for Soft Error Tolerance
  Katsutoshi OTSUKA; Kazuhito ITO
  IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 巻：E108-A, 号：3, 開始ページ：491, 終了ページ：499, 2025年03月, ［査読有り］, ［最終著者］
  Institute of Electronics, Information and Communications Engineers (IEICE), 英語, 研究論文（学術雑誌）
  DOI：https://doi.org/10.1587/transfun.2024vlp0014
  DOI ID：10.1587/transfun.2024vlp0014, ISSN：0916-8508, eISSN：1745-1337
• Reduction of Static Power Consumption of LSI by Decreasing Leakage Current Paths with Equivalent Logic Expression Conversion　　　　　　　　　　　　　　　
  Kazuma Dobata, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：299, 終了ページ：304, 2024年03月, ［査読有り］, ［最終著者］
• Double Moduler Redundancy Design of LSI Controller for Soft Error Tolerance　　　　　　　　　　　　　　　
  Katsutoshi Otsuka, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：20, 終了ページ：25, 2024年, ［査読有り］, ［最終著者］
  Institute of Electronics, Information and Communications Engineers (IEICE), 英語, 研究論文（国際会議プロシーディングス）
  ISSN：0916-8508, eISSN：1745-1337
• Reduction of LSI Maximum Power Consumption with Standard Cell Library of Stack Structured Cells　　　　　　　　　　　　　　　
  Yuki Imai, Shinichi Nishizawa, Kazuhito Ito
  IEICE Trans. Fundamentals, 巻：E105-A, 号：3, 開始ページ：487, 終了ページ：496, 2022年03月, ［査読有り］, ［最終著者］
• Register Minimization and its Application in Schedule Exploration for Area Minimization for Double Modular Redundancy LSI Design　　　　　　　　　　　　　　　
  Yuya Kitazawa, Kazuhito Ito
  IEICE Trans. Fundamentals, 巻：E105-A, 号：3, 開始ページ：530, 終了ページ：539, 2022年03月, ［査読有り］, ［最終著者］
• 画像処理によるGUI 自動検証システムの構築　　　　　　　　　　　　　　　
  新井正敏, 伊藤和人
  自動車技術, 巻：76, 号：3, 開始ページ：104, 終了ページ：110, 2022年, ［査読有り］
• An Efficient LSI Implementation of the Summation of Products in Convolution Operation for Binarized Neural Networks　　　　　　　　　　　　　　　
  Mitsuru Takahashi, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：96, 終了ページ：101, 2022年, ［査読有り］, ［最終著者］
• 画像特徴点を使ったGUIシステムの自動実装検証の開発　　　　　　　　　　　　　　　
  新井正敏, 伊藤和人
  システム制御情報学会論文誌, 巻：34, 号：1, 開始ページ：23, 終了ページ：25, 2021年, ［査読有り］
• Energy Minimization of Double Modular Redundant Conditional Processing by Common Condition Dependency　　　　　　　　　　　　　　　
  Kazuhito Ito
  IEICE Transactions on Electronics, 巻：E103-C, 号：4, 開始ページ：181, 終了ページ：185, 2020年, ［査読有り］, ［筆頭著者］
• Minimization of Energy Consumption of Double Modular Redundancy Design of Conditional Processing by Common Condition Dependency　　　　　　　　　　　　　　　
  Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：18, 終了ページ：23, 2019年, ［査読有り］, ［筆頭著者］
• Register Minimization in Double Modular Redundancy Design with Soft Error Correction by Replay　　　　　　　　　　　　　　　
  Yuya Kitazawa, Shinichi Nishizawa, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：192, 終了ページ：197, 2019年, ［査読有り］, ［最終著者］
• Analog circuit design methodology utilizing a structure of thin BOX FDSOI　　　　　　　　　　　　　　　
  Kota Chubachi, Shinichi Nishizawa, Kazuhito Ito
  IEICE Electronics Express, 巻：16, 号：5, 開始ページ：20181136, 2019年, ［査読有り］, ［最終著者］
• Minimization of Equality Check for Soft Error Detection in DMR Design Implemented with Error Correction by Operation Re-execution　　　　　　　　　　　　　　　
  Yuto Ishihara, Shinichi Nishizawa, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：112, 終了ページ：117, 2018年, ［査読有り］, ［最終著者］
• Minimization of Vote Operations for Soft Error Detection in DMR Design with Error Correction by Operation Re-Execution　　　　　　　　　　　　　　　
  Kazuhito Ito, Yuto Ishihara, Shinichi Nishizawa
  IEICE Trans. Fundamentals, 巻：E101-A, 号：12, 開始ページ：2271, 終了ページ：2279, 2018年, ［査読有り］, ［筆頭著者］
• Low Complexity Reed-Solomon Decoder Design with Pipelined Recursive Euclidean Algorithm　　　　　　　　　　　　　　　
  Kazuhito Ito
  IEICE Transactions on Fundamentals, 巻：E99-A, 号：12, 開始ページ：2453, 終了ページ：2462, 2016年12月, ［査読有り］, ［筆頭著者］
• Hardware-Efficient Local Extrema Detection for Scale-Space Extrema Detection in SIFT Algorithm　　　　　　　　　　　　　　　
  Kazuhito Ito, Hiroki Hayashi
  IEICE Transactions on Fundamentals, 巻：E99-A, 号：12, 開始ページ：2507, 終了ページ：2510, 2016年12月, ［査読有り］, ［筆頭著者］
• Register-Bridge Architecture and its Application to Multiprocessor Systems　　　　　　　　　　　　　　　
  Takafumi Fujii, Shinichi Nishizawa, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：10, 終了ページ：15, 2016年, ［査読有り］, ［最終著者］
• A Low Power and Hardware Efficient Syndrome Key Equation Solver Architecture and Its Folding with Pipelining　　　　　　　　　　　　　　　
  Kazuhito ITO
  IEICE Transactions on Fundamentals, 巻：E98-A, 号：5, 開始ページ：1058, 終了ページ：1066, 2015年05月, ［査読有り］, ［筆頭著者］
• Minimization of Register Area Cost for Soft-Error Correction in Low Energy DMR Design　　　　　　　　　　　　　　　
  Kazuhito Ito, Takumi Negishi
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：56, 終了ページ：61, 2015年, ［査読有り］, ［筆頭著者］
• Energy Minimization of Full TMR Design with Optimized Selection of Temporal/Spatial TMR Mode and Supply Voltage　　　　　　　　　　　　　　　
  Kazuhito Ito
  IEICE Trans. Fundamentals, 巻：E97-A, 号：12, 開始ページ：2530, 終了ページ：2539, 2014年12月, ［査読有り］, ［筆頭著者］
• Hardware Efficient and Low Latency Implementations of Look-Ahead ACS Computation for Viterbi Decoders　　　　　　　　　　　　　　　
  Kazuhito Ito, Ryoto Shirasaka
  IEICE Transactions on Fundamentals, 巻：E96-A, 号：12, 開始ページ：2680, 終了ページ：2688, 2013年12月, ［査読有り］, ［筆頭著者］
• 低消費電力シンドローム基本方程式求解アーキテクチャ　　　　　　　　　　　　　　　
  伊藤和人
  電子情報通信学会論文誌, 巻：J96-A, 号：9, 開始ページ：691, 終了ページ：694, 2013年09月, ［査読有り］, ［筆頭著者］
• 高速ヴィタビ復号の先見ACS計算レイテンシ削減手法　　　　　　　　　　　　　　　
  伊藤和人, 白坂龍人, 大西秀児
  電子情報通信学会論文誌, 巻：J96-A, 号：9, 開始ページ：695, 終了ページ：698, 2013年09月, ［査読有り］, ［筆頭著者］
• A Parallel Simulated Annealing Algorithm with Look-Ahead Neighbor Solution Generation　　　　　　　　　　　　　　　
  Yusuke Ota, Kazuhito Ito
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：106, 終了ページ：111, 2013年, ［査読有り］, ［最終著者］
• A Low Energy Full TMR Design Method with Optimized Selection of Time/Space TMR Mode and Supply Voltage　　　　　　　　　　　　　　　
  Kazuhito Ito, Yuki Hayashi
  Proc. Workshop on Synthesis and System Integration of Mixed Information Technologies, 開始ページ：334, 終了ページ：339, 2013年, ［査読有り］, ［筆頭著者］
• A Method to Reduce Energy Consumption of Conditional Operations with Execution Probabilities　　　　　　　　　　　　　　　
  Kazuhito Ito, Kazuhiko Kameda
  IPSJ Transactions on System LSI Design Methodology, 巻：6, 開始ページ：60, 終了ページ：70, 2013年, ［査読有り］, ［筆頭著者］
• An Area-Time Efficient Key Equation Solver with Euclidean Algorithm for Reed-Solomon Decoders　　　　　　　　　　　　　　　
  Kazuhito Ito
  IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUTER SCIENCES, 巻：E96A, 号：2, 開始ページ：609, 終了ページ：617, 2013年, ［査読有り］, ［筆頭著者］
  Reed-Solomon (RS) code is one of the well-known and widely used error correction codes. Among the components of a hardware RS decoder, the key equation solver (KES) unit occupies a relatively large portion of the hardware. It is important to develop an efficient KES architecture to implement efficient RS decoders. In this paper, a novel polynomial division technique used in the Euclidean algorithm (EA) of the KES is presented which achieves the short critical path delay of one Galois multiplier and one Galois adder. Then a KES architecture with the EA is proposed which is efficient in the sense of the product of area and time.
  IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG, 英語, 研究論文（学術雑誌）
  DOI：https://doi.org/10.1587/transfun.E96.A.609
  DOI ID：10.1587/transfun.E96.A.609, ISSN：0916-8508, eISSN：1745-1337
• Valid Digit and Overflow Information to Reduce Energy Dissipation of Functional Units in General Purpose Processors　　　　　　　　　　　　　　　
  Kazuhito ITO, Takuya NUMATA
  IEICE Transactions on Electronics, 巻：E96C, 号：4, 開始ページ：463, 終了ページ：472, 2013年, ［査読有り］, ［筆頭著者］
  In order to reduce the dynamic energy dissipation in CMOS LSIs, it is effective to reduce the frequency of value changes of the signals. In this paper, a data expression with the valid digit and lower digit overflow information is proposed to suppress unnecessary signal changes in integer functional units and registers of general purpose processors. Experimental results show that the proposed method reduces the energy dissipation by 9.8% for benchmark programs.
  IEICE-INST ELECTRONICS INFORMATION COMMUNICATIONS ENG, 英語, 研究論文（学術雑誌）
  DOI：https://doi.org/10.1587/transele.E96.C.463
  DOI ID：10.1587/transele.E96.C.463, ISSN：1745-1353
• A Trace-Back Method with Source States for Viterbi Decoding of Rate-1/n Convolutional Codes　　　　　　　　　　　　　　　
  Kazuhito Ito
  IEICE Transactions on Fundamentals, 巻：E95-A, 号：4, 開始ページ：767, 終了ページ：775, 2012年04月, ［査読有り］, ［筆頭著者］
• A Trace-Back Method with Source States and its Application to Viterbi Decoders of Low Power and Short Latency　　　　　　　　　　　　　　　
  Kazuhito Ito
  Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2012, 開始ページ：372, 終了ページ：377, 2012年03月, ［査読有り］, ［筆頭著者］
  研究論文（学術雑誌）
• A Method of Power Supply Voltage Assignment and Scheduling of Operations to Reduce Energy Consumption of Error Detectable Computations　　　　　　　　　　　　　　　
  Yuki Suda, Kazuhito Ito
  Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2012, 開始ページ：420, 終了ページ：424, 2012年03月, ［査読有り］, ［最終著者］
  研究論文（学術雑誌）
• A Processor Accelerator for Software Decoding of Reed-Solomon Codes　　　　　　　　　　　　　　　
  Kazuhito ITO, Keisuke NASU
  IEICE Transactions on Fundamentals, 巻：E95-A, 号：5, 開始ページ：884, 終了ページ：893, 2012年, ［査読有り］, ［筆頭著者］
• A Processor Accelerator for Software Decoding of BCH Codes　　　　　　　　　　　　　　　
  Kazuhito Ito
  IEICE Transactions on fundamentals of electronics, communications and computer sciences, 巻：E93-A, 号：7, 開始ページ：1329, 終了ページ：1337, 2010年07月, ［査読有り］, ［筆頭著者］
  電子情報通信学会, 研究論文（学術雑誌）
• A Resource Binding Method to Reduce Data Communication Power Dissipation on LSI　　　　　　　　　　　　　　　
  Hidekazu Seto, Kazuhito Ito
  IPSJ Transactions on System LSI Design Methodology, 巻：3, 開始ページ：257, 終了ページ：267, 2010年, ［査読有り］, ［最終著者］
  The energy dissipation by data communications on a LSI chip depends on the layout of modules as well as how data are communicated among modules. The requirement of data communications are determined by the schedule of computations and by the resource binding of computations to functional units and data to registers. In this paper, a method of resource binding is proposed to derive a binding which is able to obtain the floorplan with reduced energy dissipation by data communications. © 2010 Information Processing Society of Japan.
  情報処理学会, 英語, 研究論文（学術雑誌）
  DOI：https://doi.org/10.2197/ipsjtsldm.3.257
  DOI ID：10.2197/ipsjtsldm.3.257, ISSN：1882-6687
• FPGA を用いた並列 FFT の実現　　　　　　　　　　　　　　　
  伊藤和人
  埼玉大学地域オープンイノベーションセンター紀要, 巻：1, 開始ページ：67, 終了ページ：72, 2009年
  埼玉大学地域オープンイノベーション, 研究論文（大学，研究機関等紀要）
• Energy Dissipation Reduction of Arithmetic Operations with Valid Digits　　　　　　　　　　　　　　　
  Kazuhito Ito, Yorito Nagasaka
  Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2009, 開始ページ：35, 終了ページ：40, 2009年, ［査読有り］, ［筆頭著者］
  英語
• Reducing Power Dissipation of Data Communictions on LSI with Scheduling Exploration　　　　　　　　　　　　　　　
  Kazuhito Ito, Hidekazu Seto
  IPSJ Transactions on System LSI Design Methodology, 巻：2, 開始ページ：53, 終了ページ：63, 2009年, ［査読有り］, ［筆頭著者］
  Power dissipation by data communications on LSI depends on not only the binding and floorplan of functional units and registers but how data communications are executed. Data communications depend on the binding, and the binding depends on the schedule of operations. Therefore, it is important to obtain the best schedule which leads to the best binding and floorplan to minimize the power dissipated by data communication. In this paper a schedule exploration method is presented to search the best one which achieves the minimized energy dissipation of data communications. © 2009 Information Processing Society of Japan.
  英語
  DOI：https://doi.org/10.2197/ipsjtsldm.2.53
  DOI ID：10.2197/ipsjtsldm.2.53, ISSN：1882-6687
• スケジューリングとバス分割によるＶＬＳＩ消費電力削減　　　　　　　　　　　　　　　
  伊藤和人
  総合研究機構研究プロジェクト研究成果報告書, 巻：第5号(18年度), 開始ページ：689, 終了ページ：690, 2007年
  埼玉大学総合研究機構
• A BCH Accelerator for Application Specific Processors　　　　　　　　　　　　　　　
  Kazuhito Ito
  Proceedings of the Workshop on Synthesis And System Integration of Mixed Information Technologies 2007, 開始ページ：115, 終了ページ：121, 2007年, ［査読有り］
  英語
• Schedule Exploration for Minimizing Energy Consumption by Data Communications　　　　　　　　　　　　　　　
  Kazuhito Ito
  Proceedings of the Workshop on synthesis And System Integration of Mixed Information Technologies 2006, 巻：-, 開始ページ：308, 終了ページ：313, 2006年, ［査読有り］
  英語
• 自己ハザードによりステージ数を節約したCISCパイプラインプロセッサの自動生成　　　　　　　　　　　　　　　
  王佶, 山口達彦, 伊藤和人
  第18回回路とシステム軽井沢ワークショップ論文集, 巻：-, 開始ページ：569, 終了ページ：574, 2005年, ［査読有り］, ［最終著者］
• Rapid and Precise Instruction Set Evaluation for Application Specific Processor Design　　　　　　　　　　　　　　　
  Masayuki Masuda, Kazuhito Ito
  The Proceedings of IEEE International Symposium on Circuits and Systems, 巻：-, 開始ページ：6210, 終了ページ：6213, 2005年, ［査読有り］
  The selection of instruction set of a processor greatly influences the processor hardware and execution of software in speed, area, and power. Evaluation of instruction set is an important task in designing a processor specific to a given application. In this paper, a technique to rapidly and precisely evaluate instruction sets for the given application is proposed. It uses efficient branch and bound to explore the combination of instructions and evaluates the execution steps by task scheduling. The results show the proposed technique efficiently evaluates instruction sets for assumed processor hardware.
  IEEE, 英語
  DOI：https://doi.org/10.1109/ISCAS.2005.1466059
  DOI ID：10.1109/ISCAS.2005.1466059, ISSN：0271-4302
• Spatially Unequal Error Protection in Video Coding for Low SNR Channels　　　　　　　　　　　　　　　
  Kazuhito Ito, Hiroshi Yamamoto
  Proc. IEEE International Midwest Symposium on Circuits and Systems, 巻：I, 開始ページ：249, 終了ページ：252, 2004年, ［査読有り］, ［筆頭著者］
  There is an increasing demand for video applications on mobile communication channels which are rather narrow bandwidth and low signal-to-noise ratio. Before transmission, video signals are coded to reduce the amount of data and channel coded with error correction codes to minimize the influence of noise during the data transfer. The channel coding usually sacrifices the effective bandwidth and it may result in degradation of the decoded video quality. In this paper, we propose an error protection scheme for video codes where the strength of error protection is spatially changed according to the importance of the video contents.
  IEEE, 英語
• New Rate Control Method with Minimum Skipped Frames for Very Low Delay in H.263+ Codec　　　　　　　　　　　　　　　
  伊藤和人
  IEICE Transactions on fundamentals of electronics, communications and computer sciences, 巻：E85A, 号：6, 開始ページ：1396, 終了ページ：1407, 2002年, ［査読有り］
  A new H.263+ rate control method that has very low encoder-decoder delay, small buffer and low computational complexity for hardware realization is proposed in this paper. This method focuses on producing low encoder-decoder delay in order to solve the lip synchronization problem. Low encoder-decoder delay is achieved by improving target bit rate achievement and reducing processing delay. The target bit rate achievement is improved by allocating an optimum frame encoding bits, and employing a new adaptive threshold of zero vector motion estimation. The processing delay is reduced by simplifying quantization parameter computation, applying a new non-zero coefficient distortion measure and utilizing previous frame information in current frame encoding. The simulation results indicate very large number skipped frames reduction in comparison with the test model TMN8. There were 80 skipped frames less than that of TMN8 within a 380 frame sequence during encoding of a very high movement video sequence. The 27kbps target bit rate is achieved with insignificant difference for various types of video sequences. The simulation results also show that our method successfully allocates encoding bits, maintains small data at the encoder buffer and avoids buffer from overflow and underflow.
  電子情報通信学会, 英語
  ISSN：0916-8508, eISSN：1745-1337
• Systm-MSPA Design of H.263+ Video Encoder/Decoder LSI for Videotelephony Applications(Special Section on VLSI Design and CAD Algorithms)　　　　　　　　　　　　　　　
  伊藤和人
  IEICE Transactions on fundamentals of electronics, communications and computer sciences, 巻：E84-A, 号：11, 開始ページ：2614, 終了ページ：2622, 2001年, ［査読有り］
  電子情報通信学会
• An Overlapped Scheduling Method for an Iterative Processing Algorithm with Conditional Operations　　　　　　　　　　　　　　　
  伊藤和人
  IEICE Transactions on fundamentals of electronics, communications and computer sciences, 巻：E81A, 号：3, 開始ページ：429, 終了ページ：438, 1998年, ［査読有り］, ［筆頭著者］
  One of the ways to execute a processing algorithm in high speed is parallel processing on multiple computing resources such as processors and functional units. To identify the minimum number of computing resources, the most important is the scheduling to determine when each operation in the processing algorithm is executed. Among feasible schedules satisfying all the data dependencies in the processing algorithm, an overlapped schedule can achieve the fastest execution speed for an iterative processing algorithm. In the case of processing algorithms with operations which are executed on some conditions, computing resources can be shared by those conditional operations. In this paper, we propose a scheduling method which derives an overlapped schedule where the required number of computing resources is minimized by considering the sharing by conditional operations.
  電子情報通信学会, 英語
  ISSN：0916-8508, eISSN：1745-1337
• An Optimal Scheduling Method for Parallel Processing System of Array Architecture　　　　　　　　　　　　　　　
  Kazuhito Ito
  Proc. 1997 Asia and South Pacific Design Automation Conference, 1997年, ［査読有り］
  英語
• High Speed Bit-Serial Parallel Processing on Array Architecture　　　　　　　　　　　　　　　
  Kazuhito Ito
  Proc. 1997 Asia and South Pacific Design Automation Conference, 1997年, ［査読有り］
  英語
• Bits Truncation Adaptive Pyramid Algorithm for Motion Estimation of MPEG2 (Special Section on Digital Signal Processing)　　　　　　　　　　　　　　　
  伊藤和人
  IEICE Transactions on fundamentals of electronics, communications and computer sciences, 巻：E80A, 号：8, 開始ページ：1438, 終了ページ：1445, 1997年, ［査読有り］
  In this paper, a new bits truncation adaptive pyramid (BTAP) algorithm for motion estimation is presented. The method employs bits truncation of the gray level from 8 bits to much less bits in the searching algorithm. Compared with conventional fast block matching algorithms, this method drastically improves speed for motion estimation on reduced gray-level images and preserves reasonable performance and algorithm reliability. Bits truncation concept is well combined with hierarchical pyramid algorithm in order to truncate adaptively according to image characteristics. The computation complexity is much less than that of pyramid algorithm and 3-Step motion estimation algorithm because of bit-truncated search and low overhead adaptation. Nevertheless, the PSNR property is also comparable with these two algorithms For various video sequences.
  電子情報通信学会, 英語
  ISSN：0916-8508, eISSN：1745-1337
• VLSI SYSTEM COMPILER FOR DIGITAL SIGNAL-PROCESSING - MODULARIZATION AND SYNCHRONIZATION　　　　　　　　　　　　　　　
  K ITO; H KUNIEDA
  IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS, 巻：38, 号：4, 開始ページ：423, 終了ページ：433, 1991年, ［査読有り］, ［筆頭著者］
  An overview of a VLSI system compiler that generates a highly parallel and fast processor array on a VLSI chip for general digital signal processing algorithms is described here. In line with this overview, this paper describes the modularization and the synchronization of general digital signal processing algorithms that convert them into suitable forms for the implementation by a processor array on a VLSI chip. First, signal processing algorithms are modularized into the minimum number of inner-product modules by the proposed modularization procedure. Modularizing digital signal processing algorithms with the low coefficient sensitivity parameters is also proposed. Then these modules are assigned to inner-product processors. After processors are placed and communication paths between them are routed on a VLSI chip, the synchronization procedure derives a schedule for this VLSI system. When data transfer conflict occurs on interprocessor communications links and operation execution conflict occurs on processors, how they are resolved is discussed in this paper.
  IEEE-INST ELECTRICAL ELECTRONICS ENGINEERS INC, 英語, 研究論文（学術雑誌）
  ISSN：0098-4094

• 知識ベース知識の森・電子情報通信学会　　　　　　　　　　　　　　　
  伊藤和人, ［分担執筆］, 1群4編2章回路解析の基礎
  2019年
• 知識ベース知識の森・電子情報通信学会　　　　　　　　　　　　　　　
  伊藤和人, ［分担執筆］, 1群4編3章動的システムとしての回路
  2019年

• LSI 設計における演算スケジューリングのイジングモデル定式化　　　　　　　　　　　　　　　
  岸本拓人, 伊藤和人
  電子情報通信学会2023年総合大会論文集, 2023年03月, ［国内会議］
• レジスタブリッジ型LSI の力学モデルによる演算マッピング　　　　　　　　　　　　　　　
  林伸幸, 伊藤和人
  電子情報通信学会2023年総合大会論文集, 2023年03月, ［国内会議］
• LSIの最大消費電力を削減するスタック構造スタンダードセルライブラリ　　　　　　　　　　　　　　　
  今井祐貴、西澤真一、伊藤和人
  電子情報通信学会技術報告VLD2019-101, 2020年02月, ［国内会議］
• フリップフロップの記憶保持特性とIDDQテストを組み合わせたプロセスばらつき推定　　　　　　　　　　　　　　　
  西澤真一、伊藤和人
  電子情報通信学会技術報告VLD2019-102, 2020年02月, ［国内会議］
• 薄膜FDSOIトランジスタを用いた低電圧動作逆方向バイアス電圧生成回路　　　　　　　　　　　　　　　
  中鉢 洸太, 西澤 真一, 伊藤 和人
  DAシンポジウム2017論文集, 2018年08月, ［国内会議］
• 二重冗長化処理の誤り検出最少化スケジューリング手法　　　　　　　　　　　　　　　
  石原裕人,西澤真一, 伊藤和人
  2017年09月, ［国内会議］
• 二重冗長化処理におけるレジスタ面積コスト最小化　　　　　　　　　　　　　　　
  伊藤和人
  2017年09月, ［国内会議］
• GPGPUによるFPGA向けテクノロジマッピングの高速化　　　　　　　　　　　　　　　
  杉山方健, 西澤真一, 伊藤和人
  講演論文集, 2016年03月, ［国内会議］
• 乗算器数を削減した低電力シンドローム基本方程式求解手法　　　　　　　　　　　　　　　
  伊藤和人
  電子情報通信学会2014年ソサイエティ大会講演論文集, 2014年09月, ［国内会議］
• 先見近傍解生成による焼きなまし法の並列化手法　　　　　　　　　　　　　　　
  太田悠介, 伊藤和人
  技術研究報告VLD2012-73, 2012年11月, ［国内会議］
• A Method to Reduce Power Dissipation of Conditional Operations with Execution Probabilities and its Application to Dual Supply Voltage System　　　　　　　　　　　　　　　
  Kazuhito Ito, Hyun-Joon Kim
  電子情報通信学会技術報告, 2009年12月
• A Resource Binding Method to Reduce Data Communication Power Dissipation on LSI　　　　　　　　　　　　　　　
  Hidekazu Seto, Kazuhito Ito
  電子情報通信学会技術報告, 2009年12月
• LSIのデータ通信消費電力を削減するリソースバインディング手法　　　　　　　　　　　　　　　
  世渡秀和、伊藤和人
  電子情報通信学会技術報告, 2007年11月
• 埼玉大学FTTLの構築　　　　　　　　　　　　　　　
  伊藤和人, 田邊俊治, 小川康一, 吉浦紀晃, 重原孝臣, 前川仁
  学術情報処理研究, 2007年09月
• 動画像コーデックにおける主観的画質改善のための空間的不均一誤り保護　　　　　　　　　　　　　　　
  柴田太郎, 伊藤和人
  電子情報通信学会技術報告, 2007年03月
• Schedule Exploration for Minimizing Energy Consumption by Data Communications　　　　　　　　　　　　　　　
  Proceedings of the Workshop on synthesis And System Integration of Mixed Information Technologies 2006, 2006年
• フロアプランと高位合成を同時に行うLSI設計手法　　　　　　　　　　　　　　　
  大塚正臣, 伊藤和人
  電子情報通信学会技術報告, 2005年03月
• 再構成可能加算を考慮したLSI高位設計手法　　　　　　　　　　　　　　　
  渡辺貴宏, 伊藤和人
  電子情報通信学会技術報告, 2005年03月
• スケジューリング探索によるデータ通信消費電力削減　　　　　　　　　　　　　　　
  伊藤和人
  電子情報通信学会技術報告, 2005年
• 自己ハザードによりステージ数を節約したCISCパイプラインプロセッサの自動生成　　　　　　　　　　　　　　　
  第18回回路とシステム軽井沢ワークショップ論文集, 2005年
• Rapid and Precise Instruction Set Evaluation for Application Specific Processor Design　　　　　　　　　　　　　　　
  The Proceedings of IEEE International Symposium on Circuits and Systems, 2005年
• 専用プロセッサ設計のためのレジスタ数を考慮した命令セット評価手法　　　　　　　　　　　　　　　
  増田雅由, 伊藤和人
  電子情報通信学会技術報告, 2005年
• 専用プロセッサの命令セット評価の高速化手法　　　　　　　　　　　　　　　
  増田雅由, 伊藤和人
  電子情報通信学会技術報告, 2004年12月
• Spatially Unequal Error Protection in Video Coding for Low SNR Channels　　　　　　　　　　　　　　　
  Proc. IEEE International Midwest Symposium on Circuits and Systems, 2004年
• 自己ハザードによるCISCパイプラインプロセッサのメモリアクセスステージ低減手法　　　　　　　　　　　　　　　
  電子情報通信学会技術報告, 2003年
• Bits Truncation Adaptive Pyramid Algorithm for Motion Estimation of MPEG2　　　　　　　　　　　　　　　
  IEICE Trans. Fundamentals, 1997年
• An Optimal Scheduling Method for Parallel Processing System of Array Architecture　　　　　　　　　　　　　　　
  Proc. 1997 Asia and South Pacific Design Automation Conference, 1997年
• High Speed Bit-Serial Parallel Processing on Array Architecture　　　　　　　　　　　　　　　
  Proc. 1997 Asia and South Pacific Design Automation Conference, 1997年

• ディジタルシステム特論（院・理工学前期）
• ディジタル信号処理（工学部）
• 計算機システム（工学部）
• 電子回路Ⅰ（工学部）
• ディジタルシステム特論Ⅱ（院・理工学前期）
• ディジタルシステム特論Ⅰ（院・理工学前期）
• 電気電子実験Ⅲ（工学部）
• 電気電子実験Ⅰ（工学部）
• 電子回路Ⅱ（工学部）
• 電子システム概論（工学部）
• 基礎物理学Ⅰ（工学部）

• 情報処理学会
• 電子情報通信学会
• IEEE

• 動的再構成による高速並列信号処理　　　　　　　　　　　　　　　
  日本学術振興会, 科学研究費助成事業, 奨励研究(A), 1999年 - 2000年
  伊藤 和人, 埼玉大学
  配分額（総額）：1900000, 配分額（直接経費）：1900000
  本年度は,動的再構成を用いることでLSIチップ上の演算器間データ通信時間を低減して高速演算を実現する信号処理回路の設計を行った.
  ディジタル信号処理などの数値演算処理において,ある乗算器Mが行った乗算結果を他のデータとともに加算する場合には,乗算器Mから加算器へ乗算結果のデータ通信が必要となる.加算器と乗算器Mの距離が大きければ,大きなデータ通信時間が必要となり,処理速度を低下させる.しかし,乗算器Mの近傍に演算を実行しない演算器があれば,その演算器を加算器に再構成することでMから加算器へのデータ通信時間を短縮できる.
  動的再構成は,機能変更が必要な一部の回路の再構成を,他部の動作と並行して行う再構成方式であり,処理の進行に応じて不要となった機能を必要な機能へ再構成することで処理速度を低下させずに回路資源を有効に活用できる可能性がある.そこで,桁直列(digit-serial)固定小数点演算を行う乗算回路と加算回路の間の再構成が容易であることに着目し,動的再構成によって演算器間データ通信時間を低減して高い処理速度を実現する離散コサイン変換(DCT)回路を設計した.
  回路シミュレーションにより,設計回路は(1)データ通信と演算のクロックを分離するスケジューリングにより,高速なクロックでの動作を可能とし,(2)動的再構成によってデータ通信時間を低減してDCT処理に必要なクロック数を削減することで高速なDCT処理が可能であることが確認できた.
  設計した回路は,レイアウトレベルで集積回路設計を行い,東京大学大規模集積システム設計教育研究センター(VDEC)のチップ試作サービスを用いて集積回路試作を行った.
  課題番号：11750303
• 信号処理用動的再構成型LSIの設計　　　　　　　　　　　　　　　
  日本学術振興会, 科学研究費助成事業, 奨励研究(A), 1997年 - 1998年
  伊藤 和人, 埼玉大学
  配分額（総額）：1800000, 配分額（直接経費）：1800000
  ディジタル信号処理アルゴリズムの実行においては、処理実行期間中に要求される演算機能が逐次変化することがある。動的再構成型LSIでは、LSI上の他の部分のゲート回路が演算器やレジスタとして動作中に、一部のゲート回路のみを他の演算器やレジスタに組み替え可能である。動的再構成可能LSIを用いれば、必要なときにゲート回路を所望の演算器に再構成することができ、ディジタル信号処理アルゴリズムを実行する専用LSIのゲート回路規模最少化を図ることができる。
  しかしながら、動的再構成LSIでは一般に演算器の再構成時間を要し、また当然ながら再構成中のゲート回路は演算には利用できない。そこで、動的再構成によるゲート回路利用率最適化を図りながら、再構成所要時間による処理速度の低下を招かないようにディジタル信号処理アルゴリズム中の演算実行時刻と再構成実施時刻を決定する必要がある。
  まず、与えられたディジタル信号処理を指定された速度で実行するために必要なハードウェア資源を動的再構成により最小化することを目指し、動的再構成における演算器再構成時間を見積もって演算実行時刻と演算器再構成時刻を決定するスケジューリング手法を開発した。いくつかの例において、実行速度を低下することなく処理実行に必要なハードウェア資源を低減できることを確認した。
  次に、近年および将来の集積回路では、演算器間データ通信時間が演算時間や再構成時間に比べて相対的に増加しており、データ通信時間が処理速度の低下の原因となることに注目し、近傍の未使用演算器を所望の演算器型に動的再構成することでデータ通信時間を削減して高速な処理を実現するためのスケジューリング手法を開発した。いくつかの例においてこの手法が有効であることを確認した。
  結論として、動的再構成型LSIにおける信号処理には、演算器再構成によるハードウェア資源再利用に基づくハードウェア最小化、および演算器間データ通信時間削減に基づく処理高速化の2つの利点があることがわかった。
  課題番号：09750395
• アレー型ア-ギテクチャを有する並列信号処理システムの高位合成　　　　　　　　　　　　　　　
  日本学術振興会, 科学研究費助成事業, 奨励研究(A), 1995年 - 1995年
  伊藤 和人, 埼玉大学
  配分額（総額）：1100000, 配分額（直接経費）：1100000
  本研究では、アレー型アーキテクチャの並列処理ハードウェアを実用時間内に高位合成する手法の開発を行った。
  1.高位合成問題の定式化
  まず、現実的なアレー型アーキテクチャの設計条件は(1)同一種類のプロセッサが正方格子状に規則的に整列、(2)プロセッサ間データ通信リンクは物理的隣接プロセッサ間に限定、(3)プロセッサ間のデータ通信にはプロセッサ間距離に比例した時間が必要、であることを明らかにした。次にアレー型アーキテクチャハードウェアの高位合成問題を、プロセッサにおける演算器資源の共有、プロセッサ間の通信時間、プロセッサ間通信リンクの共有を全て考慮して、最適な演算・通信実行開始時刻とプロセッサ、通信リンクの割り当てを求める問題に定式化した。
  2.資源制約付き高位合成
  アレー型アーキテクチャハードウェアでは、プロセッサ数とその接続形態を仮定しなければプロセッサと通信リンクの割り当てができない。そこで、与えられたアレー型アーキテクチャハードウェアに対して信号処理時間を最短化する資源制約付き高位合成手法を検討した。信号処理アルゴリズムの総演算量とプロセッサ数により制約される繰り返し周期とデータ入出力間遅延時間(レイテンシ)の下限値について全ての資源制約を満足する演算・通信実行開始時刻が存在するか否かを整数線形計画問題(ILP)にて判定し、存在しなければレイテンシあるいは繰り返し周期を増加して再度判定するといった繰り返し手法により最短の繰り返し周期とレイテンシを求めている。
  3.改良解法の考案
  アレー型アーキテクチャハードウェアの高位合成では、演算・通信実行開始時刻とプロセッサ・通信リンクの割り当てを同時に決定する必要があり、ILPの変数・制約式の数が膨大になり、求解に長大な時間を要する。そこで、演算・通信実行開始時刻とプロセッサの割り当て決定と、その後の通信リンク割り当てというように、高位合成問題を2つの小さな問題に分割することにて、解の最適性を損なうこと無く求解時間を大きく改善する解法を考案した。
  課題番号：07750405